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FPGA引腳配置要考慮什么因素
發布時間:2021-12-10 08:52 來源:csch 閱讀:

IO standard是根據你所要輸入的電平來設置,Group是根據所分配的信號端口自動確定,而每個引腳的IO Bank本身已經確定!

另外,分配的引腳所屬的IO Bank不同有關系嗎?引腳的分配除了要考慮專用引腳和用戶引腳的區別外,還要考慮什么因素?

 

一一回答,從簡單到復雜。

首先說IO standard:這個是用于支持對應不同的電平標準。FPGA IO口的電壓由IO bank上的VCC引入。一個bank上引入3.3V TTL電平,那么此時整個bank上輸出3.3V的TTL電平。設置這個第一是為了和current strength一起計算功率。第二個是用于在IO口上加載正確的上拉/下拉電阻。只要你設置完成,Quartus會按照你的電平標準自動布線。

第二是IO Bank:你在quartus pin planner 的top view下右鍵然后點擊 show IO banks,這個時候就會看到FPGA的管腳被幾種顏色劃分開了。一種顏色下的IO口代表一組bank。你在吧管腳的location約束完成以后。IO Bank會自動填充完畢的。

第三是Group:Group就是你所輸出的信號的名字啦。比如你有一組信號叫cnt。你對cnt的某一根賦值,那么。。這里的Group會自動填充為cnt 。

第四是Reserved:這個是對管腳內部的IO邏輯進行約束的,你在下面可以看到一些值。介紹幾個吧。bidrecTIonal:雙向,tri-state:三態等等。這個約束的是FPGA在IO端的輸入輸出區域的邏輯。比如你選擇tri-state。那么這個時候,在你IO口前部的IO區,quartus會自動給你生成一個三態門。

第五個是Vref Group:這個Group是bank內部的細分區域,因為一個bank可能多達60個腳。為了快速定位,你可以利用這個vref group來找到某個管腳。(這個是非修改屬性)無法修改。

你的理解是正確的,另外,跨越IO bank的信號沒有問題。只是注意跨bank的電平是否一致即可。對于跨IO bank的延遲對于FPGA而言沒有多少延遲。

管腳分配呢,你可以看一下quartus里面pin planner內部那張 top view對于每個管腳的說明。大多數管腳是可以當做普通IO使用的。只是有些特殊要求的時候。只可以使用對應的IO,比如差分輸入,高時鐘輸入等等。這個是要參照對應器件的IO 手冊來決定的。而且對應的設計大多數的器件生產商都會給出參考設計。里面包括了IO的設計,PCB的設計以及內部程序端口的約束。所以具體問題具體分析。

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